شبیه‌سازی و بهینه‌سازی ترانزیستور تونلی دو گیتی- دو ماده‌ای

الموضوعات :

رضا طالب زاده ¹ , جواد حسنوند ² , علی میر ³

1 - گروه برق دانشکده فنی و مهندسی برق، دانشگاه لرستان، لرستان، ایران
2 - گروه برق دانشکده فنی و مهندسی برق، دانشگاه لرستان، لرستان، ایران
3 - گروه برق دانشکده فنی و مهندسی برق، دانشگاه لرستان، لرستان، ایران

تاريخ الإرسال : 07 الأربعاء , ذو الحجة, 1443 تاريخ التأكيد : 09 الأربعاء , ربيع الأول, 1444 تاريخ الإصدار : 29 الإثنين , رجب, 1444

الکلمات المفتاحية: بهبود عملکرد, شبیه‌سازی, ترانزیستور تونلی, سیلواکو - اتلس,

ملخص المقالة :

در این مقاله ما به طراحی و شبیه سازی یک ترانزیستور تونلی جدید پرداخته ایم. ترانزیستورهای فت‌تونلی بدلیل سازوکار جریان تونل‌زنی نوار به نوار، دارای جریان نشتی کم و شیب زیرآستانه کمتر از mV/dec60 هستند و می‌توانند به عنوان جایگزینی مناسب برای ماسفت به منظور استفاده در مدارات کلیدزنی توان پایین باشد. با این حال؛ عیب این ترانزیستورها جریان حالت روشن کمتر آن ها نسبت به ترانزیستورهای ماسفت است. در این مقاله یک ساختار ترانزیستور تونلی دو گیتی – دو ماده‌ای بهینه شده پیشنهاد شده که با اضافه کردن دو ناحیه با آلایش ذاتی به ساختار فت‌تونلی دو گیتی رایج، سعی در افزایش نرخ تونل‌زنی حامل‌ها در مقایسه با ترانزیستورهای تونلی مرسوم شده است. طراحی و شبیه سازی با استفاده از نرم‌افزار سیلواکو - اتلس بصورت دوبعدی صورت گرفته است. نتایج محاسبه شده بصورت زیر است: جریان حالت روشن برابر A/µm6-10×49/5، جریان حالت خاموش برابرA/µm 18-10×2، شیب زیرآستانه برابر mV/dec02/15 و نسبت Ion/Ioff برابر 1012×74/2. نتایج حاصله نشان دهنده بهبود پارامترهای DC افزاره است.

المصادر:

[1]        R. H. Dennard, F. H. Gaensslen, H. N. Yu, V. L. Rideout, E. Bassous, and A. R. Leblanc, "Design of Ion-Implanted MOSFET's With Very Small Physical Dimensions," IEEE Journal of Solid-State Circuits, vol. 9, no. 5, 1974.

[2]        C. Le Royer and F. Mayer, "Exhaustive experimental study of tunnel field effect transistors (TFETs): From materials to architecture," in Proceedings of the 10th International Conference on ULtimate Integration of Silicon, ULIS 2009, 2009.

[3]        K. Boucart and A. M. Ionescu, "Double-Gate Tunnel FET With High-$\kappa$ Gate Dielectric," IEEE Transactions on Electron Devices, vol. 54, no. 7, pp. 1725-1733, 2007.

[4]        C. Wu, R. Huang, Q. Huang, C. Wang, J. Wang, and Y. Wang, "An Analytical Surface Potential Model Accounting for the Dual-Modulation Effects in Tunnel FETs," IEEE Transactions on Electron Devices, vol. 61, no. 8, pp. 2690-2696, 2014.

[5]        K. Tomioka and T. Fukui, "Current increment of tunnel field-effect transistor using InGaAs nanowire/Si heterojunction by scaling of channel length," Applied Physics Letters, vol. 104, no. 7, p. 073507, 2014/02/17 2014.

[6]        T. Krishnamohan, D. Kim, S. Raghunathan, and K. Saraswat, "Double-Gate Strained-Ge Heterostructure Tunneling FET (TFET) With record high drive currents and ≪60mV/dec subthreshold slope," in 2008 IEEE International Electron Devices Meeting, 2008, pp. 1-3.

[7]        H. Yong-Tian, L. Ming-Fu, T. Low, and K. Dim-Lee, "Metal gate work function engineering on gate leakage of MOSFETs," IEEE Transactions on Electron Devices, vol. 51, no. 11, pp. 1783-1789, 2004.

[8]        S. H. Kim, S. Agarwal, Z. A. Jacobson, P. Matheu, C. Hu, and T. J. K. Liu, "Tunnel Field Effect Transistor With Raised Germanium Source," IEEE Electron Device Letters, vol. 31, no. 10, pp. 1107-1109, 2010.

[9]        N. Patel, A. Ramesha, and S. Mahapatra, "Drive current boosting of n-type tunnel FET with strained SiGe layer at source," Microelectronics Journal, vol. 39, no. 12, pp. 1671-1677, 2008/12/01/ 2008.

[10]      S. Saurabh and M. J. Kumar, "Impact of Strain on Drain Current and Threshold Voltage of Nanoscale Double Gate Tunnel Field Effect Transistor: Theoretical Investigation and Analysis," Japanese Journal of Applied Physics, vol. 48, no. 6, p. 064503, 2009/06/22 2009.

[11]      S. Kumar, E. Goel, K. Singh, B. Singh, M. Kumar, and S. Jit, "A Compact 2-D Analytical Model for Electrical Characteristics of Double-Gate Tunnel Field-Effect Transistors With a SiO2/High- $k$ Stacked Gate-Oxide Structure," IEEE Transactions on Electron Devices, vol. 63, no. 8, pp. 3291-3299, 2016.

[12]      W. Y. Choi and W. Lee, "Hetero-Gate-Dielectric Tunneling Field-Effect Transistors," IEEE Transactions on Electron Devices, vol. 57, no. 9, pp. 2317-2319, 2010.

[13]      D. Leonelli et al., "Performance Enhancement in Multi Gate Tunneling Field Effect Transistors by Scaling the Fin-Width," Japanese Journal of Applied Physics, vol. 49, no. 4, p. 04DC10, 2010/04/20 2010.

[14]      S. M. Sze and K. K. Ng,  (Physics of Semiconductor Devices). 2006.

[15]      J. Knoch and J. Appenzeller, "A novel concept for field-effect transistors - the tunneling carbon nanotube FET," in 63rd Device Research Conference Digest, 2005. DRC '05., 2005, vol. 1, pp. 153-156.

[16]      J.-P. Colinge, "Multiple-gate SOI MOSFETs," Solid-State Electronics, vol. 48, no. 6, pp. 897-905, 2004/06/01/ 2004.

[17]      S. Kumar et al., "2-D Analytical Modeling of the Electrical Characteristics of Dual-Material Double-Gate TFETs With a SiO2/HfO2 Stacked Gate-Oxide Structure," IEEE Transactions on Electron Devices, vol. 64, no. 3, pp. 960-968, 2017.

[18]      N. Kumar, U. Mushtaq, S. I. Amin, and S. Anand, "Design and performance analysis of Dual-Gate All around Core-Shell Nanotube TFET," Superlattices and Microstructures, vol. 125, pp. 356-364, 2019/01/01/ 2019.