شبکه‌های عصبی کانولوشن مهمترین شاخه یادگیری عمیق هستند و در سال‌های اخیر، توسعه سریعی را تجربه کرده¬اند. یک چالش عمده در استفاده از این شبکه‌ها، تعداد زیاد پارامترهای آن¬هاست که منجر به هزینه‌های محاسباتی و زمانی بالا در برنامه‌های کاربردی دنیای واقعی می‌شود. در بسیاری از موارد، این افزایش هزینه‌ها به دلیل طراحی شبکه‌های عمیق‌تر با پارامترهای بیشتر برای دستیابی به دقت بالاتر است. مقاله حاضر از الگوریتم‌های تکاملی برای معرفی روشی استفاده کرده که می‌تواند بهترین وزن‌ها را شناسایی کرده و از آنها برای ساخت شبکه‌های دقیق‌تر استفاده کند؛ در نتیجه نیاز به شبکه‌های عمیق‌تر را از بین می‌برد. در پایان مقاله، شبکه¬ی به دست آمده از الگوریتم پیشنهادی با بهترین شبکه‌های موجود مقایسه شده است که نشان می¬دهد شبکه¬ی پیشنهادی دقت طبقه¬بندی را افزایش داده است؛ در حالی‌که تعداد پارامترهای آن بسیار کمتر است و در نتیجه، باعث صرفه¬جویی در منابع محاسباتی و زمان می‌شود. Manuscript profile

یک شبکه سلولی تمام دوبلکس (FD) فراسو را در نظر می گیریم، که در آن ارسال های فراسو و فروسو به طور همزمان در یک باند فرکانسی با استفاده از تکنیک دسترسی چندگانه غیر متعامد (NOMA) انجام می شود. با استفاده از شکل‌دهی پرتو اجبار به صفر (ZF) در ایستگاه پایه چند آنتنی FD، خودتداخلی حذف می شود و نرخ مجموع لحظه‌ای سیستم بیشینه می‌شود. به طور خاص، ما دو طرح شکل‌دهی پرتو مبتنی بر ZF را در ایستگاه پایه پیشنهاد می‌کنیم: طرح دریافت ZF (RZF) و انتقال ZF (TZF)، که به ترتیب از آنتن‌های دریافت و ارسال در BS برای لغو خودتداخلی در BS استفاده می‌کنند. بیان فرم بسته برای احتمال قطعی کاربران دور و نزدیک NOMA به عنوان تابعی از پارامترهای مختلف سیستم استخراج می‌شود. در نهایت دقت نتایج را با استفاده از نتایج شبیه سازی گسترده بررسی می کنیم. نتایج عددی ما نشان می دهد که برای هر دو طرح TZF و RZF، افزایش تعداد آنتن های ارسال و دریافت برای بهبود عملکرد قطع DL نزدیک کاربر مفید است، در حالی که افزایش تعداد آنتن های ارسال و دریافت به طور قابل توجهی عملکرد قطع کاربر دور را با طرح RZF را بهبود می بخشد. Manuscript profile

The share of static power from the total consumed power in deep submicron circuits is rapidly rising due to short channel effects. The present paper examines the recent techniques introduced for reducing leakage power and proposes a novel technique based on switched-capacitor (SC) circuits for this purpose. The central concept consists of using two SCs on the route to PUN and PDN up to the output. Very high temperature stability and the ability to control the SC circuits using the clock frequency (〖 f〗_c) are among the benefits of the proposed concept. The introduced technique was implemented on NAND, NOR, and XOR logic gates and the C17 standard circuit. Next, the proposed model was simulated in HSPICE software with 32-nm BSIM4 (level-54 parameters) CMOS technology to investigate its leakage power, delay, surface area, and PDP factors. The results indicate the excellent leakage power reduction performance of this technique compared to previously introduced techniques. Implementing the presented circuit in various corners of the process and a subsequent temperature stability analysis demonstrated the high reliability of the proposed technique. Manuscript profile