هدف مقاله حاضر بررسی بهینه کردن مصرف توان و تأخیر در طراحی جمع‌کننده‌ی کامل بر پایه‌ی فناوری CMOS می‌باشد. ایده‌های مختلفی که در پیاده‌سازی مدارات جمع‌کننده وجود داشته، شبیه‌سازی‌شده اند. در پیاده‌سازی مدار سلول جمع‌کننده، در بعضی از مقالات، طبقات ورودی و در بعضی دیگر طبقات خروجی متفاوت است. در مقالات متفاوت از منطق‌های CMOS مکمل، نسبتی، ترانزیستور عبوری مکمل، گیت‌های انتقال و تابع اکثریت استفاده شده است. در این مقاله، یک جمع کننده‌ی کامل بر مبنای فناوری CMOS طراحی و توسط نرم‌افزار HSPICE شبیه‌سازی شده است. نتایج نشان می‌دهد که بهینه‌سازی مصرف توان و تأخیر در طراحی جمع‌کننده‌ی کامل با استفاده از روش پیشنهادی به شکل موثری انجام شده است و نتایج شبیه‌سازی، برتری جمع کننده‌ی پیشنهادی را نسبت به دیگر مدل‌ها نشان می‌دهد. پرونده مقاله